过去六年，所有人都在盯着同一件事：中国什么时候能造出自己的EUV光刻机？
因为这东西被卡死了。没有它，7nm以下免谈。
于是整个舆论场都默认了一个前提——中国芯片要想翻身，必须先造出光刻机。
但9月7日下午，给出了一个完全不同的答案：
谁说非得有光刻机？
一、六年的封锁，锁住的是一条路，不是所有路
摩尔定律统治半导体六十年，核心逻辑就四个字：几何缩微。
把晶体管越做越小，电路自然越短，信号跑得越快，性能就上去了。
这条路走了六十年，走到今天，撞墙了。
物理上撞墙：3nm往下，量子隧穿效应让电子开始漏，芯片发热失控。
经济上更撞墙：3nm制程设计成本超过10亿美元，单次流片超5亿美元；2nm研发与建厂投入是天文数字，投入产出比已经倒挂。
台积电、为2nm良率打得头破血流，光刻机价格飙到数亿美元一台。
而中国，是被堵在墙外面那个。
设备不给买，EDA不给用，先进制程代工直接断。
按常理，这局是死局。
二、华为的解法：不缩尺寸，改缩时间
今年5月25日，上海，国际电路与系统研讨会。
华为董事、半导体业务部总裁何庭波，抛出了一个石破天惊的东西——韬（τ）定律。
\"韬\"是希腊字母τ的音译。在电路理论里，τ是时间常数——信号从一个状态切换到另一个状态需要的时间。
τ越小，电路切换越快。
摩尔定律的核心是\"几何缩微\"：把晶体管做小 → 电路变短 → τ自然变小。
而韬定律换了个思路：
晶体管不大不小也行，我直接把τ变小。
摩尔定律在想：怎么把楼盖得更密、更近，让快递员少跑两步。
韬定律在想：楼就这么大，我修立交、加电梯、优化路线，让快递员跑得更快。
一个在优化空间，一个在优化时间。
这就是\"时间缩微\"替代\"几何缩微\"。
三、逻辑折叠：给芯片装上\"电梯\"
具体怎么实现？靠逻辑折叠。
传统芯片，晶体管铺在一个平面上，像一栋平层。
而麒麟9050 Pro，在单芯片内把逻辑单元分层排布——从平层变复式。
然后加垂直互联通道，相当于装电梯。
信号不用再绕远路爬楼梯，直接坐电梯上下。
结果是什么？看何庭波论文里的实测数据：
• 典型核心导线长度缩短 20%
• 关键路径导线缩短 70%
• 最耗能的时钟缓冲器数量减少一半
• 晶体管密度从每平方毫米1.55亿 → 2.38亿，暴涨55%
注意，这55%不是靠更小的制程刻出来的，是靠架构\"叠\"出来的。
何庭波那句话说得极重：\"我们取得了一系列仅靠先进制程工艺难以取得的进步。\"
四、最狠的一击：性能暴涨，功耗反降
3D堆叠芯片最大的质疑是什么？散热。
单位面积塞进更多晶体管，功率密度必然飙升，芯片\"理应熔化\"。
9月4日，何庭波专门发了一篇论文，标题就带着火药味——
《Huawei's τ Chip Was Supposed to Melt?》（华为韬芯片本应熔化吗？）
实测数据直接把质疑摁了下去：
• 同等性能下，NPU功耗降66%
• GPU降58%
• CPU性能核心降41%
NPU尤其夸张：29TOPS算力不变，频率降63%，电压从0.85V降到0.55V，功耗密度直降73%。
为什么会这样？
因为芯片里最耗电的从来不是计算本身，是数据传输。
就像上班，真正累人的不是坐在工位上干活，是通勤。
逻辑折叠把\"通勤距离\"砍掉一大截，功耗自然就下来了。
这才是整件事最反直觉、也最漂亮的地方。
五、六年，381款芯片，一条被走通的路
还有一个数字，比55%更震撼。
何庭波透露：过去六年，基于韬定律，华为已成功设计并量产了381款芯片。
覆盖光通信、数据通信、无线、5G、手机、自动驾驶，以及鲲鹏、昇腾所在的通用计算和AI计算。
这意味着韬定律不是PPT，不是实验室论文，是已经被381款量产芯片验证过的工程路径。
人民日报的定调很重：\"这是中国在全球半导体领域首次提出指导产业发展的新原则。\"
而华为给这条路定的目标更狠：
到2031年，基于韬定律的高端芯片晶体管密度，将达到1.4纳米制程的同等水平。
用成熟制程，跑出先进制程的成绩。
这才是\"不需要EUV\"这五个字的真正分量。
你觉得\"韬定律\"这条路，能真正接过摩尔定律的班吗？还是说，光刻机终究绕不过去？评论区聊聊。。。。。
盈辉优配提示：文章来自网络，不代表本站观点。
相关文章
热点资讯
推荐资讯
